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Últimas tendencias en el diseño ASIC: la verificación se consolida como un factor clave para el éxito

on 9 mayo 2019

El estudio “Functional Verification Study”, llevado a cabo periódicamente por el Wilson Research Group, ofrece un cuadro completo de las tendencias en ámbito ASIC y FPGA. A continuación, presentamos los principales resultados publicados en la última edición del estudio (2018) en relación a las tendencias en el diseño IC/ASIC. El análisis de dichos resultados puede ser de utilidad para cualquier diseñador que busque estar al día sobre las tendencias de este mercado.

Cambios en las dimensiones de los proyectos IC/ASIC

Una de las tendencias que emergen del estudio se trata del aumento continuo de proyectos que incluyen diseños con menos de 100 mil puertas. Esto se debe, sobre todo, a una serie de diseños de pequeños chips destinados al IoT y a dispositivos del sector del automóvil. El número de proyectos con menos de 500 mil puertas ha pasado de ser del 18% en 2014 al 29% en 2018. La causa es que estos diseños, generalmente, no aplican técnicas para una verificación avanzada. Mientras, la industria electrónica pasa a diseños cada vez mayores: en el 33% de los casos se trabaja en proyectos con más de 40 millones de puertas y, en el 31% de los casos, se trabaja con entre 1 y 40 millones de puertas.

Como afirma el estudio, el aumento de las dimensiones del diseño es señal del aumento en la complejidad que está afectando al sector. Uno de los factores que ha tenido un importante impacto en este aumento de la complejidad en el diseño y la verificación IC/ASIC son los emergentes nuevos niveles de requisitos de diseño, que no existían anteriormente, como requisitos de seguridad o requisitos ligados a la interacción entre software y hardware.

Un cambio significativo lo vemos en el movimiento hacia la clase de proyectos SoC (System-on-a-Chip). En el año 2014, el 52% de los diseños contenía uno o más procesadores embebidos. En el 2018, el porcentaje aumenta hasta alcanzar el 66%. Otra tendencia interesante la encontramos en el aumento del número de procesadores incorporados en un único SoC. Los proyectos de este tipo añaden un nuevo nivel de complejidad a la hora de realizar la verificación.

Numero di domini di clock asincroni nei progetti IC/ASIC

Número de dominios clock asincrónicos en los proyectos IC/ASIC.

Uno de los mayores desafíos ligados a la verificación de los problemas con los Clock Domain Crossing (CDC) consiste en la existencia de una clase de problemas de metaestabilidad, indemostrable en la simulación con un modelo RTL. Aún así, han surgido instrumentos de verificación estática de Clock Domain Crossing (CDC), como soluciones empleadas para identificar automáticamente los problemas sobre un modelo RTL, en las primeras fases del flujo de diseño.

 

Diseño IC/ASIC Design, crítico para la seguridad

Alrededor del 60% de proyectos IC/ASIC implementan funcionalidades de seguridad. Algunas de estas incluyen módulos hardware (como security controllers) para una conservación segura de datos sensibles como claves DRM, de criptografía o contraseñas. Estas funcionalidades añaden requisitos y aumentan la complejidad del proceso de verificación.

Otro caso en el que aumentan el número de requisitos y el nivel de complejidad es en los proyectos críticos para la seguridad. Se ha verificado un incremento en el número de diseños IC/ASIC que han de seguir determinados estándares, como se muestra en la siguiente tabla.

Standard di sviluppo critici per la sicurezza utilizzati nei progetti IC / ASIC

Estándares de desarrollo críticos para la seguridad empleados en los diseños IC/ASIC.

Tiempo necesario para la verificación

El tiempo total medio dedicado a la verificación del diseño, en el año 2018, fue del 53%, no habiendo cambiado significativamente desde el 2012. Pero uno de los mayores desafíos, a día de hoy, es la identificación  de soluciones que aumenten la productividad. Actualmente, de media, hay más ingenieros dedicados a la verificación que diseñadores trabajando en un diseño.

Numero medio di ingegneri per progetto IC / ASIC

Estándares de desarrollo críticos para la seguridad empleados en los diseños IC/ASIC.

Otra manera para entender el impacto de las tendencias actuales en el empleo del órganico en los proyectos es calcular el CAGR, tanto para los diseñadores como para los técnicos dedicados a la verificación del proyecto. El CAGR es un valor que representa el porcentaje de crecimiento medio durante un periodo de tiempo. Entre los años 2007 y 2014, la industria ha registrado un CAGR del 3,8% para los diseñadores y, del 12,6% para los técnicos encargados de la verificación del proyecto. Pero los ingenieros especialistas no son los únicos implicados en las tareas de verificación. Los diseñadores también dedican una parte de su tiempo a esta actividad, la cual ha aumentado del 47% en 2014 al 54% en 2018.

¿Dónde emplean su tiempo los ingenieros encargados de la verificación? El estudio revela que la mayor parte del tiempo la dedican al debug.

In che modo gli ingegneri specializzati nella verifica impiegano il proprio tempo

Distribución del tiempo de los ingenieros dedicados a la verificación.

Tendencias sobre la adopción de lenguajes y librerías en ámbito IC/ASIC

El gráfico a continuación muestra las tendencias agregadas en relación a la adopción de los diferentes lenguajes empleados para desarrollar proyectos RTL, en los diferentes segmentos de mercado a nivel mundial. En él, se observa un interés continuo por el lenguaje SystemVerilog, para la creación de RTL. Aunque no es raro que los diseñadores empleen más de un lenguaje durante la construcción de los testbenches. Esto se debe, a menudo, al código legacy y al IP de verificación adquirido. Por ello, la suma de los resultados en el gráfico es superior al 100%.

Linguaggi IC / ASIC utilizzati per i progetti RTL

Lenguajes IC/ASIC empleados en los proyectos RTL.

Considerando las tendencias de adopción de los lenguajes empleados para crear los testbenches IC/ASIC, podemos observar que los porcentajes de adopción, en el caso de todos los lenguajes, se mantienen o disminuyen.

Linguaggi IC / ASIC utilizzati per la verifica (testbench)

Lenguajes IC/ASIC empleados para la verificación (testbench).

Otro aspecto interesante son las tendecias de adopción de los diferentes lenguajes de aserción en el sector IC/ASIC. De nuevo, parece ser que SystemVerilog Assertions ha saturado o nivelado el mercado, lo cual confirma la madurez del sector, que ha adoptado procesos estándar para la verificación del IP y del subsistema.

Adozione dei linguaggi di asserzione in ambito IC/ASIC

Adopción de los lenguajes de aserción en ámbito IC/ASIC.

Tendencias para los IC/ASIC de baja tensión

A día de hoy, en torno al 71% de los proyectos gestiona activamente la alimentación con una amplia variedad de técnicas, que van del simple clock-gating a complicados esquemas de gestión de la alimentación controlados por hipervisores/OS. Esta tendencia se mantiene sin cambios con respecto al estudio realizado en 2014. El siguiente gráfico muestra los distintos aspectos de la gestión de la alimentación que los diseñadores deben verificar. Muchos proyectos, desde el año 2012, han pasado a esquemas de gestión más complejos, que involucran en control del software. Esto aumenta el nivel de complejidad de la, ya de por sí desafiante, fase de verificación del proyecto, ya que este tipo de planificación de la gestión de la alimentación requiere, a menudo, una emulación para completar la verificación.

Aspetti del progetto IC/ASIC relativi alla gestione dell'alimentazione che vengono verificati

Aspectos del proyecto IC/ASIC, relativos a la gestión de la alimentación, que son verificados.

Resultados de la verificación en ámbito IC/ASIC

El estudio ha revelado información sobre el tiempo de finalización de un diseño con respecto al tiempo previsto. En el último año, se ha producido un 69% de retrasos, lo cual supone un aumento respecto al 67% de 2012. Para la mayoría, respetar la planificación original supone todavía un desafío.

Por último, el estudio muestra el número de spins necesarios entre el inicio del diseño y la producción.

Numero di spin richiesti

Número de spins (ciclos de reelaboración) necesarios.

Conclusiones

Como en el caso del estudio llevado a cabo en el año 2014, este informe concluye con la siguiente observación: cuanto más pequeño es el diseño, más difícil es completarlo con éxito al primer intento, ya que los proyectos de dimensiones menores son, por lo general, menos maduros en lo que se refiere al proceso de verificación, así como incluyen un mayor porcentaje de diseño analógico.

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