¿Problemas de memoria? Aprende a verificar el funcionamiento de las memorias veloces en fase de diseño

Digital Snack – 3 de diciembre – 11:30 h. - Duración: 20 minutos

Cadlog Digital Snack - Una pausa tecnológica para ponerte al día en 20 minutos

El diseño de bus de memoria DDR DRAM de alta velocidad puede resultar estresante cuando nos encontramos frente a un layout de PCB complejo y a resultados funcionales poco obvios. Las causas principales de estas complejidades son tres: 1) la necesidad de satisfacer los requisitos de Input Setup y de Hold Time de la DRAM global, 2) la necesidad de satisfacer los requisitos de timing de Setup y Hold para las señales de Address/Command y 3) la diferencia entre DQS y CLK, que debe alinearse, de manera aproximada, a cada una de las DRAM.

Por qué un Digital Snack sobre la verificación de las memorias DDR en fase de diseño

Generalmente, el control de los bus DDR resulta complejo. La aplicación de cambios en tensiones y corrientes puede crear tensiones y corrientes en canales cercanos y dar lugar a crosstalks no intencionales. Además, los bus paralelos son más sensibles a diafonías porque la mayoría de las señales son single-ended. Con problemáticas complejas, como las introducidas por el Inter Symbol Interference (ISI) y los crosstalks en el bus DDR, puede resultar complicado identificar qué convalidar en primer lugar. Para la DRAM, normalmente, se indican los requisitos de convalidación contemplados en la normativa JEDEC. Sin embargo, estos documentos no son siempre intuitivos.

Desde el punto de vista del controller, los requisitos para la convalidación suelen ser más sencillos. Aún así, el diseñador debe comprobar que el documento con las especificaciones y los requisitos sean claros.

Las ventajas de HyperLynx DDR PE e HyperLynx DDRx

El módulo DDR Wizard, presente en ambas configuraciones de HyperLynx, es un instrumento fácil de usar para el análisis batch del timing y de la integridad de señal, basado en los estándares definidos en el protocolo JEDEC DDR.

El proceso DDR guiado puede ejecutarse tanto en configuraciones «what-if» en pre-layout como en placas totalmente enrutadas, convalidando todos los bits de un bus de memoria para la conformidad de la integridad de señal y para los requisitos de temporalización entre señales y automatizando una compleja serie de operaciones que, de otro modo, tendrían que llevarse a cabo manualmente. La comparación con los estándares JEDEC DDR permite una certificación automática de los datos extrapolados de la simulación.

La versión Full DDRx permite importar la mayoría de los formatos generados por los principales proveedores de sistemas CAD.

Qué aprenderás durante el Digital Snack sobre la verificación de las memorias DDR en fase de diseño

  • Abordaremos juntos los procedimientos para el análisis y la verificación de los bus DDR mediante herramientas orientadas a la simplificación de la configuración y la automatización para el análisis de los resultados.
  • Veremos cómo el módulo DDR Wizard facilita la simulación y el análisis y acelera el diseño de los sistemas DDR funcionantes para reducir la necesidad de prototipos y el tiempo de entrega.

La participación es gratuita, pero es necesario inscribirse.

Participando en este evento, entrarás a formar parte de la comunidad de diseñadores electrónicos más avanzada de Europa y tendrás acceso a descuentos y ventajas exclusivos.

ivano tognetti

Nuestro experto

Ponente del evento: Ivano Tognetti, experto Cadlog en soluciones de software EDA para el diseño electrónico, el DFM, el análisis y la verificación del circuito impreso.

¡Muérdelo!

Carlota Herrero¿Problemas de memoria? Aprende a verificar el funcionamiento de las memorias veloces en fase de diseño