HDL

Cómo afrontar con éxito las complejidades del diseño FPGA

La optimización de los productos electrónicos conlleva la aplicación de nuevos algoritmos, cada vez más complejos, que exigen nuevas FPGAs, también más complejas y con mayor capacidad de procesado, como, por ejemplo, la ULTRASCALE, que permite abordar nuevas funciones. En aviónica, ya han empezado a utilizarlas, a pesar de su coste superior.

Tecnobit, perteneciente al Grupo Oesía, es una empresa tecnológica conformada por capital 100% español y privado. Con sede en Valdepeñas (Ciudad Real) y Rivas-Vaciamadrid (Madrid), opera en los siguientes sectores: seguridad, defensa y aeroespacial.

El principal desafío de Tecnobit es el de consolidar su liderazgo en el mercado de cámaras de visión infrarroja.

En el ámbito FPGA, se sigue innovando con el objetivo de aumentar la productividad de los diseñadores para hacer frente al aumento de la complejidad de los elementos de hardware. Pero, por desgracia, el aumento de la productividad en el diseño no siempre significa que se pueda llegar antes al mercado.

La complejidad de la verificación aumenta exponencialmente al aumentar la complejidad del hardware y esto hace que aumente el tiempo necesario para llevarla a cabo. La verificación funcional, imprescindible en el desarrollo de los diseños de hoy en día, se convierte, a menudo, en un cuello de botella. En ocasiones, se dedica hasta un 70% del tiempo de desarrollo del diseño a la verificación funcional.

Es necesaria una evolución de la verificación para poder mantener el ritmo del resto del proceso y maximizar su potencial.

Descubre más sobre cómo afrontar las complejidades del diseño FPGA

Tecnobit: cómo afrontar con éxito las complejidades para seguir innovando

La solución

En Tecnobit utilizan la herramienta para simular el comportamiento de la FPGAs tanto antes como después de la síntesis y para depurar posibles problemas.

«Si lo que quieres es una simulación potente, con mucho tiempo de procesado, ModelSim sigue siendo la mejor opción, no tiene rival», afirma Mario Ramos, responsable de diseño FPGA en Tecnobit.

Además, desde Tecnobit señalan un aspecto muy importante: ModelSim nunca les ha generado un cuello de botella. «En tema de bugs, nunca hemos reportado ningún fallo de la herramienta, lo cual es difícil; con otras herramientas sí que hemos visto fallos que solo solucionan en versiones sucesivas».

Los beneficios

ModelSim permite simular tanto lo que se está realizando en el momento como el post-layout y la post-síntesis. De esta manera, se ahorra mucho tiempo, ya que se anticipan los posibles problemas que se podrían generar más adelante. El simulador indica si en los rangos máximo y mínimo de temperatura el diseño se va a comportar como se espera. Según Mario Ramos, «es de gran ayuda poder realizar una simulación anticipada, muy cercana a la realidad«.

El modo de trabajo con scripts (ficheros de ejecución) de ModelSim permite montar simulaciones de manera intuitiva, sin que sea necesario contar con un técnico especializado. Con un menú sencillo, permite simular múltiples aspectos.

Además, se trata de una herramienta robusta, que «nunca se cuelga; ni siquiera con las simulaciones que llevan mucho tiempo», aseguran.

caso de éxito Tecnobit - HDL - FPGA - Cadlog

E-book

Tecnobit: cómo afrontar con éxito las complejidades para seguir innovando

El caso de éxito incluye información sobre cómo:

  • Optimizar los productos electrónicos.
  • Trabajar con FPGAs más complejas y con una mayor capacidad de procesado.
  • Simular el comportamiento de las FPGAs.
  • Optimizar la colaboración entre departamentos.
  • Superar la brecha de productividad en la verificación del diseño.
  • Asegurar la calidad del producto con la cobertura de código.
Leggi tutto...
Carlota HerreroCómo afrontar con éxito las complejidades del diseño FPGA

Aumentar la velocidad de verificación del FPGA con el gemelo digital

Static and Formal Analysis FPGA

Documento que ilustra las mejores metodologías disponibles.

El gemelo digital consiste en una réplica digital de un elemento real, ya sea un dispositivo electrónico o un proceso, entre otros. Sirve para cubrir el espacio existente entre el entorno físico y el virtual, a través de un intercambio de datos entre ellos.

gemelo digital para la producción electrónica

El gemelo digital en el diseño de circuitos integrados

En el ámbito de los semiconductores (IC), el gemelo digital ha sido definido -por Frank Schirrmeister- como una representación digital de un producto o sistema en desarrollo, que ofrece una representación funcional predecible y reproducible del mismo con la fidelidad necesaria para realizar actividades de verificación, análisis de las prestaciones y convalidación del sistema. El gemelo digital puede aplicarse a cada una de las partes del sistema, a cualquier escala. Por ejemplo, en el caso de un avión, podría aplicarse para representar desde el semiconductor hasta la aerodinámica del vehículo.

El gemelo digital proporciona datos acerca del efectivo funcionamiento del sistema. De esta manera, es posible mejorar los modelos, así como adaptar las estrategias operativas. Por ejemplo, en relación a un chip, es posible simular funcionalidades, temperaturas, la mecánica o la fluidodinámica para prever el rendimiento, teniendo en cuenta diferentes factores.

Static and Formal Analysis FPGA

Documento que ilustra las mejores metodologías disponibles.

El gemelo digital en el diseño y la verificación FPGA

El diseño FPGA se enfrenta al desafío de saber cuál es el nivel de abstracción más apropiado para obtener simulaciones fiables del comportamiento real de los dispositivos.

Joe Sawicki, vicepresidente ejecutivo de Mentor IC EDA, dice, en relación al gemelo digital: “Nos preguntamos si, de esta manera, será posible localizar problemas que, de otro modo, sería imposible. Muchos diseñadores están apostando por este aspecto de la tecnología”. Se habla de cantidades de datos imposibles de considerar a nivel físico. Se trata de simular las situaciones que, en el mundo real, podrían suponer fallos y malos funcionamientos para dar una ventaja competitiva a las empresas que aplican esta tecnología.

Los intrumentos de Mentor para la verificación FPGA

La evolución de las funcionalidades FPGA ha llevado a la creación de soluciones que incluyen la integración de IPs de terceros, DSPs y procesadores múltiples conectados por medio de protocolos bus de alta velocidad. Todo ello se traduce en una oferta de instrumentos para la verificación FPGA basados en el gemelo digital y para los diseñadores que buscan obtener productos de calidad en menor tiempo.

La oferta de Mentor y Siemens para la verificación FPGA incluye tres gamas de herramientas:

  • ModelSim
    Ambiente de simulación y debug unificado y fácil de usar. Ofrece funcionalidades avanzadas.
  • Mentor Verification IP
    Verificación inmediata de los diseños FPGA basados en IP, con entornos de verificación estandarizados para protocoloes como ARM, AMBA, AXI, PCIe o modelos de memoria/Ethernet (DRAM Flash).
  • Questa® Advanced Simulator
    El simulador avanzado Questa® combina altas prestaciones con funcionalidades de debug avanzadas y unificadas y funcionalidades de cobertura funcional para el soporte nativo más completo de Verilog, SystemVerilog, VHDL, SystemC, SVA, UPF e UVM.

Descarga el e-book sobre las tendencias y desafíos de la verificación IC

Challenges and Trends in the IC Verification Era

Challenges and Trends in the IC Verification Era
Una panorámica completa de las herramientas Questa® dedicadas a la verificación con el objetivo de aumentar la productividad y optimizar el uso de los recursos.

Leggi tutto...
Carlota HerreroAumentar la velocidad de verificación del FPGA con el gemelo digital

Últimas tendencias en el diseño ASIC: la verificación se consolida como un factor clave para el éxito

El estudio “Functional Verification Study”, llevado a cabo periódicamente por el Wilson Research Group, ofrece un cuadro completo de las tendencias en ámbito ASIC y FPGA. A continuación, presentamos los principales resultados publicados en la última edición del estudio (2018) en relación a las tendencias en el diseño IC/ASIC. El análisis de dichos resultados puede ser de utilidad para cualquier diseñador que busque estar al día sobre las tendencias de este mercado.

Cambios en las dimensiones de los proyectos IC/ASIC

Una de las tendencias que emergen del estudio se trata del aumento continuo de proyectos que incluyen diseños con menos de 100 mil puertas. Esto se debe, sobre todo, a una serie de diseños de pequeños chips destinados al IoT y a dispositivos del sector del automóvil. El número de proyectos con menos de 500 mil puertas ha pasado de ser del 18% en 2014 al 29% en 2018. La causa es que estos diseños, generalmente, no aplican técnicas para una verificación avanzada. Mientras, la industria electrónica pasa a diseños cada vez mayores: en el 33% de los casos se trabaja en proyectos con más de 40 millones de puertas y, en el 31% de los casos, se trabaja con entre 1 y 40 millones de puertas.

Como afirma el estudio, el aumento de las dimensiones del diseño es señal del aumento en la complejidad que está afectando al sector. Uno de los factores que ha tenido un importante impacto en este aumento de la complejidad en el diseño y la verificación IC/ASIC son los emergentes nuevos niveles de requisitos de diseño, que no existían anteriormente, como requisitos de seguridad o requisitos ligados a la interacción entre software y hardware.

Un cambio significativo lo vemos en el movimiento hacia la clase de proyectos SoC (System-on-a-Chip). En el año 2014, el 52% de los diseños contenía uno o más procesadores embebidos. En el 2018, el porcentaje aumenta hasta alcanzar el 66%. Otra tendencia interesante la encontramos en el aumento del número de procesadores incorporados en un único SoC. Los proyectos de este tipo añaden un nuevo nivel de complejidad a la hora de realizar la verificación.

Numero di domini di clock asincroni nei progetti IC/ASIC

Número de dominios clock asincrónicos en los proyectos IC/ASIC.

Uno de los mayores desafíos ligados a la verificación de los problemas con los Clock Domain Crossing (CDC) consiste en la existencia de una clase de problemas de metaestabilidad, indemostrable en la simulación con un modelo RTL. Aún así, han surgido instrumentos de verificación estática de Clock Domain Crossing (CDC), como soluciones empleadas para identificar automáticamente los problemas sobre un modelo RTL, en las primeras fases del flujo de diseño.

 

Diseño IC/ASIC Design, crítico para la seguridad

Alrededor del 60% de proyectos IC/ASIC implementan funcionalidades de seguridad. Algunas de estas incluyen módulos hardware (como security controllers) para una conservación segura de datos sensibles como claves DRM, de criptografía o contraseñas. Estas funcionalidades añaden requisitos y aumentan la complejidad del proceso de verificación.

Otro caso en el que aumentan el número de requisitos y el nivel de complejidad es en los proyectos críticos para la seguridad. Se ha verificado un incremento en el número de diseños IC/ASIC que han de seguir determinados estándares, como se muestra en la siguiente tabla.

Standard di sviluppo critici per la sicurezza utilizzati nei progetti IC / ASIC

Estándares de desarrollo críticos para la seguridad empleados en los diseños IC/ASIC.

Tiempo necesario para la verificación

El tiempo total medio dedicado a la verificación del diseño, en el año 2018, fue del 53%, no habiendo cambiado significativamente desde el 2012. Pero uno de los mayores desafíos, a día de hoy, es la identificación  de soluciones que aumenten la productividad. Actualmente, de media, hay más ingenieros dedicados a la verificación que diseñadores trabajando en un diseño.

Numero medio di ingegneri per progetto IC / ASIC

Estándares de desarrollo críticos para la seguridad empleados en los diseños IC/ASIC.

Otra manera para entender el impacto de las tendencias actuales en el empleo del órganico en los proyectos es calcular el CAGR, tanto para los diseñadores como para los técnicos dedicados a la verificación del proyecto. El CAGR es un valor que representa el porcentaje de crecimiento medio durante un periodo de tiempo. Entre los años 2007 y 2014, la industria ha registrado un CAGR del 3,8% para los diseñadores y, del 12,6% para los técnicos encargados de la verificación del proyecto. Pero los ingenieros especialistas no son los únicos implicados en las tareas de verificación. Los diseñadores también dedican una parte de su tiempo a esta actividad, la cual ha aumentado del 47% en 2014 al 54% en 2018.

¿Dónde emplean su tiempo los ingenieros encargados de la verificación? El estudio revela que la mayor parte del tiempo la dedican al debug.

In che modo gli ingegneri specializzati nella verifica impiegano il proprio tempo

Distribución del tiempo de los ingenieros dedicados a la verificación.

Tendencias sobre la adopción de lenguajes y librerías en ámbito IC/ASIC

El gráfico a continuación muestra las tendencias agregadas en relación a la adopción de los diferentes lenguajes empleados para desarrollar proyectos RTL, en los diferentes segmentos de mercado a nivel mundial. En él, se observa un interés continuo por el lenguaje SystemVerilog, para la creación de RTL. Aunque no es raro que los diseñadores empleen más de un lenguaje durante la construcción de los testbenches. Esto se debe, a menudo, al código legacy y al IP de verificación adquirido. Por ello, la suma de los resultados en el gráfico es superior al 100%.

Linguaggi IC / ASIC utilizzati per i progetti RTL

Lenguajes IC/ASIC empleados en los proyectos RTL.

Considerando las tendencias de adopción de los lenguajes empleados para crear los testbenches IC/ASIC, podemos observar que los porcentajes de adopción, en el caso de todos los lenguajes, se mantienen o disminuyen.

Linguaggi IC / ASIC utilizzati per la verifica (testbench)

Lenguajes IC/ASIC empleados para la verificación (testbench).

Otro aspecto interesante son las tendecias de adopción de los diferentes lenguajes de aserción en el sector IC/ASIC. De nuevo, parece ser que SystemVerilog Assertions ha saturado o nivelado el mercado, lo cual confirma la madurez del sector, que ha adoptado procesos estándar para la verificación del IP y del subsistema.

Adozione dei linguaggi di asserzione in ambito IC/ASIC

Adopción de los lenguajes de aserción en ámbito IC/ASIC.

Tendencias para los IC/ASIC de baja tensión

A día de hoy, en torno al 71% de los proyectos gestiona activamente la alimentación con una amplia variedad de técnicas, que van del simple clock-gating a complicados esquemas de gestión de la alimentación controlados por hipervisores/OS. Esta tendencia se mantiene sin cambios con respecto al estudio realizado en 2014. El siguiente gráfico muestra los distintos aspectos de la gestión de la alimentación que los diseñadores deben verificar. Muchos proyectos, desde el año 2012, han pasado a esquemas de gestión más complejos, que involucran en control del software. Esto aumenta el nivel de complejidad de la, ya de por sí desafiante, fase de verificación del proyecto, ya que este tipo de planificación de la gestión de la alimentación requiere, a menudo, una emulación para completar la verificación.

Aspetti del progetto IC/ASIC relativi alla gestione dell'alimentazione che vengono verificati

Aspectos del proyecto IC/ASIC, relativos a la gestión de la alimentación, que son verificados.

Resultados de la verificación en ámbito IC/ASIC

El estudio ha revelado información sobre el tiempo de finalización de un diseño con respecto al tiempo previsto. En el último año, se ha producido un 69% de retrasos, lo cual supone un aumento respecto al 67% de 2012. Para la mayoría, respetar la planificación original supone todavía un desafío.

Por último, el estudio muestra el número de spins necesarios entre el inicio del diseño y la producción.

Numero di spin richiesti

Número de spins (ciclos de reelaboración) necesarios.

Conclusiones

Como en el caso del estudio llevado a cabo en el año 2014, este informe concluye con la siguiente observación: cuanto más pequeño es el diseño, más difícil es completarlo con éxito al primer intento, ya que los proyectos de dimensiones menores son, por lo general, menos maduros en lo que se refiere al proceso de verificación, así como incluyen un mayor porcentaje de diseño analógico.

Descarga el e-book sobre los desafíos y las tendencias en la verificación IC

Challenges and Trends in the IC Verification Era

Challenges and Trends in the IC Verification EraPanorámica completa sobre las herramienta de la familia Questa para la optimización de la verificación y de los recursos empleados.

Leggi tutto...
CadlogÚltimas tendencias en el diseño ASIC: la verificación se consolida como un factor clave para el éxito

Boeing utiliza las herramientas de Siemens-Mentor para diseñar sus aviones

Boeing ha decidido confiar en Siemens y los instrumentos de Mentor Graphics, parte integrante de la compañía. Estas herramientas entran a formar parte de los Second Century Enterprise Systems (2CES), centrales en la estrategia de la mayor empresa aeroespacial a nivel mundial para transformarse de cara a los desafíos propios de este siglo. El objetivo de Boeing es mantener su liderazgo durante, al menos, todo el siglo XXI y, para ello, ha elegido a Siemens, de cuyos productos se servirá a la hora de optimizar los procesos de diseño y producción, aumentando los niveles de automatización y digitalización.

Boeing ha tomado esta decisión tras haber analizado las diferentes soluciones que ofrece el mercado en base a varios parámetros, como las necesidades del sector aeroespacial o la flexibilidad de cara a posibles cambios futuros. El acuerdo señala que los softwares de Siemens cubrirán tres áreas clave: diseño de sistemas eléctricos, diseño del producto electrónico y análisis mecánico.

Este acuerdo hace referencia, de manera particular, a las herramientas que Siemens incluyó en su porfolio tras la adquisición de Mentor Graphics. De esta forma, se crea una plataforma común y estandarizada en Boeing que comprende:

  • diseño y verificación de semiconductores;
  • diseño y fabricación de circuitos impresos;
  • diseño y fabricación de sistemas eléctricos;
  • análisis térmico y fluidodinámico para el diseño mecánico.

Se trata tanto de aplicaciones generales del ámbito electrónico como de aplicaciones propias del sector aeroespacial, en el cual coexisten diferentes sistemas, destinados a funciones diversas, como la navegación y la comodidad de los pasajeros, con un especial énfasis puesto en la seguridad.

John Harnagel, Engineering Director en Boeing Defense and Space, ha declarado: “El acuerdo con Siemens-Mentor nos permitirá combinar las mejores herramientas existentes para el diseño eléctrico con la vasta experiencia y los conocimientos de Boeing en el marco de nuestro proyecto de transformación 2CES”.

Por su parte, el Presidente y CEO de Siemens PLM Software, Tony Hemmelgarn, ha afirmado lo siguiente: “La habilidad de asistir a los clientes a la hora de implementar la digitalización y la innovación es uno de nuestros puntos fuertes. Este acuerdo deja patente la confianza que Boeing deposita en Siemens al permitirle participar en la consecución de su visión. ¡Desde Siemens estamos impacientes por hacerla realidad!”.

Las herramientas de Siemens-Mentor para el sector aeroespacial

Diseño eléctrico y electrónico

  • Capital (diseño wire&harness)
  • Xpedition (diseño de circuitos impresos de gama alta)
  • PADS (plataforma completa para el diseño de circuitos impresos)
  • Precision Synthesis (síntesis FPGA)
  • ModelSim (simulación para el diseño ASIC y FPGA)
  • Questa (verificación funcional del diseño FPGA y ASIC)
  • HDS – HDL Design Series (gestión y desarrollo de proyectos HDL)
  • Vista (prototipado virtual de la arquitectura de sistema)

Análisis mecánico y CFD

  • FLOEFD (análisis CFD integrado con los sistemas de CAD mecánico)
  • FloTHERM (análisis térmico y simulación para el prototipado virtual)
  • FloMASTER (modelación térmica y fluidodinámica monodimensional)
  • Power Tester 1500A (tests térmicos para los componentes electrónicos)

Pregunta a un experto

¿Quieres saber más sobre el tema? Ponte en contacto con uno de nuestros técnicos.

Leggi tutto...
CadlogBoeing utiliza las herramientas de Siemens-Mentor para diseñar sus aviones

Verificación de FPGAs: Leonardo apuesta por Questa para acelerar el desarrollo de producto

Leonardo -perteneciente al top ten de empresas del sector defensa, aeroespacio y seguridad a nivel mundial- ha tomado la decisión de adoptar Questa, herramienta de Mentor-Siemens para la verificación funcional en el diseño de circuitos integrados (IC), con el objetivo de acelerar los ciclos de desarrollo de los FPGAs. La empresa emplea la herramienta de verificación SystemVerilog de Questa y aplica las metodologías Universal Verification Methodology (UVM) y Questa Verification IP (QVIP) para el diseño, la verificación y la validación (V&V) de interfaces complejas en el ámbito aeronáutico. El resultado ha sido una reducción del tiempo dedicado a las diferentes fases del proceso.

La incorporación de la Universal Verification Methodology, de Questa Verification IP y del Verification Run Manager en un entorno basado en el software Jenkins ha dotado de valor adicional al paquete y dado a los diseñadores la posibilidad de realizar la verificación sucesiva a la implementación de modificaciones en el diseño de manera automatizada.

Los sistemas de radar AESA (Active Electronically Scanned Array) contienen múltiples CPUs y FPGAs repartidos en varios subsistemas, con control de implementación de los FPGAs, procesado digital de las señales (DSP) y funciones de comunicación. “Diseñar un sistema complejo como este es una tarea difícil, especialmente considerando los tiempos estrictos impuestos por el actual ritmo del mercado”, afirma Iain Wildgoose, vicepresident de Engineering, Radar and Advanced Targeting para la división Airborne and Space Systems de Leonardo. “La reutilización y la escalabilidad que permiten la UVM y Questa Verification IP, junto con el apoyo que proporcionan los asesores de Mentor, son la clave del éxito en este tipo de diseños”.

Funciones de Questa Verification IP

Questa Verification IP ofrece una biblioteca -fácil de usar- con los instrumentos de verificación necesarios para afrontar 40 protocolos estándar y 1.700 dispositivos de memoria. La herramienta incluye una amplia gama de secuencias de estímulos para los protocolos. La adopción de Questa Verification IP y de UVM por parte de Leonardo ha permitido a la empresa aumentar, de manera significativa, la cobertura en un breve periodo de tiempo.

La metodología UVM de Mentor favorece la reducción del tiempo necesario para la creación de bancos de pruebas, así como para la interpretación de los resultados. Leonardo ha extendido la implementación de esta metodología a otros proyectos de la compañía.

“La creciente complejidad de los diseños de FPGAs exige soluciones de verificación reutilizables y escalables, capaces de acelerar el desarrollo del producto y aumentar la calidad del mismo”, afirma Ravi Subramanian, vicepresidente y gerente general de la división IC Verification Solutions de Mentor. “Questa, combinada con UVM y QVIP, reduce el tiempo dedicado al desarrollo VIP y a las simulaciones con bancos de pruebas”.

Descarga la presentación “Safety Critical FPGA Design Flow” de Rachid Laaris

Safety Critical FPGA Design Flow

Safety Critical FPGA Flow

  • Introduction to Safety Standards
  • Requirements Management and Tracing
  • Static Design Checking
  • Equivalence Checking

Leggi tutto...
CadlogVerificación de FPGAs: Leonardo apuesta por Questa para acelerar el desarrollo de producto