ModelSim

Simulación para la planificación de ASIC y FPGA

ModelSim es un entorno realizado por Mentor Graphics, que permite el desarollo y la verificación de Hardware Description Languages (HDL) como Verilog, VHDL y SystemC. La simulación puede realizarse utilizando la interfaz gráfica (GUI) o los script. La familia de simuladores ModelSim – que nace de la unión entre la tecnología de simulación single-kernel (SKS, Single Kernel Simulator) y un entorno de debug para Verilog, VHDL y SystemCed – es la elección ideal sea por ASIC que por FPGA

Profundizaciones:

La estructura operativa y el flujo de utilizo de ModelSim en la verificación de un proyecto:

Flujo de la verificación de un proyecto con ModelSim

En el vídeo, un tutorial de 47 minutos sobre el uso de ModelSim (en inglés):

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