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Verificación formal FPGA

Obtén resultados exhaustivos y reduce significativamente el riesgo.

Herramientas para la verificación formal FPGA

Las herramientas de verificación formal FPGA de Siemens EDA están integradas con la simulación y funciones como la gestión de la verificación, los compiladores, los depuradores y la compatibilidad con el lenguaje SystemVerilog, Verilog, VHDL y UPF, entre otros.

Permiten abstraer el proceso de verificación y los objetivos de los motores subyacentes.

Verificación formal vs. simulación

¿Cuál es la diferencia entre una y otra?

La verificación formal consigue el mismo objetivo final: eliminar los errores del diseño. Una de las grandes diferencias entre la verificación formal y la funcional es el papel que desempeña la herramienta. La verificación formal utiliza un análisis estático basado en transformaciones matemáticas para determinar la corrección del comportamiento del hardware o del software, en contraste con las técnicas de verificación dinámica, como la simulación.

En la simulación, los diferentes escenarios se crean manualmente o mediante un banco de pruebas automatizado y, luego, se ejecutan en el diseño RTL o a nivel de puerta. Dado el enorme número de estados, incluso en un diseño pequeño, es imposible simular más que un pequeño porcentaje del comportamiento del diseño. Las posibilidades de ejecutar cualquier escenario que revele un error de diseño son pequeñas. La verificación formal no ejecuta el diseño, por lo que no requiere pruebas ni bancos de ensayo. En cambio, analiza estáticamente el diseño para todas las posibles secuencias de entrada y todos los posibles valores de estado, comprobando si se puede violar alguna afirmación.

Desde un punto de vista teórico, la verificación formal es cien por cien exhaustiva, ya que demuestra que todas las afirmaciones son "seguras" una vez que se han encontrado y corregido todos los errores.

 Simulación vs. verificación formal.
Simulación vs. verificación formal.

Soluciones para la verificación formal:

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