Questa CDC
La solución de verificación de Clock Domain Crossing más completa y fácil de usar del sector.
Questa CDC (Clock Domain Crossing) de Siemens EDA identifica los errores utilizando el análisis estructural para reconocer los dominios de reloj, los sincronizadores y las estructuras de baja potencia a través del Formato Unificado de Potencia (UPF).
Questa CDC genera aserciones para la verificación de protocolos junto con modelos de metaestabilidad para la verificación de la reconvergencia.
¿Por qué elegir Questa CDC para la verificación Clock Domain Crossing?
Generación y análisis automatizados de aserciones
Utilizando solo tu RTL y el archivo de intención de potencia UPF, las soluciones Questa CDC generan y analizan automáticamente aserciones para identificar rápidamente los problemas de cruce de dominio de reloj (CDC).
Escalabilidad y QoR líderes del sector
Cuando se analizan diseños de mil millones de puertas, es fundamental minimizar el "ruido". El análisis integral, jerárquico y basado en la formalidad de Questa CDC busca a través de los elementos del DUT para obtener un alto rendimiento y minimizar el ruido, proporcionando simultáneamente una escalabilidad líder en la industria y una alta calidad de los resultados, a la vez que permite la reutilización del IP.
Facilidad de instalación y uso
Questa CDC es compatible con el formato Synthesis Design Constraints (SDC) para la configuración de los dominios de reloj y puerto, e incluye un entorno de scripting TCL con potentes funciones de control e información. Questa CDC identifica automáticamente los relojes y la estrategia de distribución de los mismos y minimiza el tiempo de configuración.
Libro blanco
En este artículo , presentamos un algoritmo para manejar errores CDC como parte de la optimización de la conmutación generando una señal de reloj secuencial. Con este algoritmo, hemos obtenido un ahorro promedio del 22% en la potencia secuencial - dentro del 3% de ahorro disponible en una generación de reloj secuencial donde no se haga este manejo de error CDC. En comparación, la técnica actual del doble paso prácticamente pierde todo el ahorro de energía.
Cuando los relojes buenos se estropean
Los diseñadores utilizan cada vez más arquitecturas avanzadas de reloj múltiple para satisfacer los requisitos de alto rendimiento y bajo consumo de sus chips. Una simulación RTL o a nivel de puerta de un diseño que tiene múltiples dominios de reloj no captura con precisión la temporización relacionada con la transferencia de datos entre dominios de reloj. Como consecuencia, la simulación no predice con exactitud el comportamiento del silicio, y los errores críticos pueden escapar al proceso de verificación.
Los resultados también pueden transmitirse a la base de datos de verificación a través de UCDB. No se requieren conocimientos de lenguajes de especificación formal o de propiedades.
La solución de verificación: Questa CDC
Las soluciones de Questa CDC identifican errores que tienen que ver con el cruce de dominio de reloj: señales (o grupos de señales) que se generan en un dominio de reloj y se consumen en otro. Lo hace mediante el análisis estructural y el reconocimiento de los dominios de reloj, los sincronizadores y las estructuras de baja potencia (mediante UPF) y a través de la generación de modelos de metaestabilidad para la verificación de la reconvergencia. La tecnología verifica todos los fallos potenciales y presenta al usuario visualizaciones esquemáticas y de forma de onda. Además, junto con la simulación, esta tecnología puede utilizarse para inyectar metaestabilidad en la simulación funcional para verificar que el DUT procesa correctamente los relojes asíncronos.
Libro blanco
Las soluciones de verificación de Siemens para FPGA ofrecen un conjunto completo de herramientas que funcionan en todas las familias de FPGA y plataformas de desarrollo. En esta presentación se habla de UVM, Formal, Design Solutions, QVIP, Visualizer y Verification Run Manager.
SOLUCIONES PARA LA SIMULACIÓN Y LA VERIFICACIÓN:
Questa AutoCheck
Questa Autocheck es una aplicación de depuración RTL que detecta errores formales de forma temprana y totalmente automática. Descúbrela.
Questa CDC
Questa CDC (Clock Domain Crossing) identifica los cruces de dominio de reloj utilizando el análisis estructural y el UPF. Descubre sus ventajas.
HDL Designer
HDL Designer es un potente entorno para analizar, crear y gestionar complejos diseños FPGA y ASIC. Descubre sus funcionalidades avanzadas.
Questa Advanced Simulator
Questa Advanced Simulator logra un rendimiento y una capacidad líderes en la industria a través de algoritmos muy agresivos. Descúbrelo.
Questa Verification IP
Questa Verification IP (QVIP) permite a los ingenieros hacer frente a la creciente variedad de complejos protocolos de interfaz. Descúbrela.
Verificación del diseño FPGA con Questa Prime
Questa es la solución de verificación del diseño FPGA y ASIC. Consiste en un conjunto de tecnologías, metodologías y bibliotecas para la verificación de diseños...
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